Распрацоўка сістэм на чыпе: этапы і кошт 

Распрацоўка сістэм на чыпе: этапы і кошт поўнага цыкла праектавання

Стварэнне сістэмы на чыпе (SoC) - гэта не проста крок у распрацоўцы электронікі, але фундаментальны зрух у архітэктуры прылады. У сваёй практыцы мы бачым, што пераход ад дыскрэтных кампанентаў да інтэграванага рашэння памяншае плошчу друкаванай платы на 40-60% і энергаспажыванне да 35%. Аднак цана памылкі на этапе спецыфікацыі можа каштаваць мільёны рублёў і гады адтэрміноўкі з выхадам на рынак.Распрацоўка сістэм на чыпе: этапы і коштзалежаць ад складанасці архітэктуры, абранага тэхпрацэсу і патрабаванняў да надзейнасці.

Многія кліенты памылкова лічаць, што SoC з'яўляюцца ўладай толькі такіх гігантаў, як Huawei або Apple. Гэта памылковае меркаванне. Сёння спецыяльныя рашэнні ASIC і SoC даступныя для сярэдняга бізнесу, асабліва ў сегментах IoT, прамысловай аўтаматызацыі і тэлекамунікацый. Ключавое пытанне не ў тым, "ці можна гэта зрабіць", а ў тым, як аптымізаваць бюджэт на кожным з сямі крытычных этапаў жыццёвага цыкла чыпа. Мы прааналізуем рэальныя лічбы, схаваныя рызыкі і тое, як сертыфікацыя ДАСТ або ISO уплывае на выніковую каштарыс.

Этап 1: Архітэктурны праект і тэхнічнае заданне

Першы этап вызначае 80% поспеху ўсяго праекта. Тут мы не малюем схемы, а фарміруем матэматычную мадэль паводзінаў будучага чыпа. Галоўная задача - перавесці патрабаванні бізнесу («прылада павінна працаваць 5 гадоў ад адной батарэі») у тэхнічныя параметры (тактавая частата, аб'ём кэша, напружанне ядра).

У нашай камандзе інжынераў прынята пачынаць з аналізу інтэрфейсаў. Колькі палос PCIe трэба? Які пратакол сувязі будзе асноўным - MIPI, USB 3.0 або ўласны стандарт? Памылка тут фатальная. Адзін з нашых кліентаў, вытворца прамысловага кантролера, настойваў на выкарыстанні старога інтэрфейсу, каб зэканоміць на ліцэнзіях на ядро ​​IP. Вынік: чып не змог забяспечыць неабходную прапускную здольнасць для апрацоўкі відэа ў рэальным часе. Рэдызайн маскі каштаваў кампаніі 150 000 долараў і тры месяцы прастою.

На гэтым этапе таксама вызначаецца выбар тэхналагічнага вузла. Для высокачашчынных працэсараў гэта можа быць 7 нм або 5 нм, але для большасці прамысловых прыкладанняў аптымальнымі з'яўляюцца спелыя працэсы 28 нм, 40 нм або 65 нм. Яны таннейшыя ў вытворчасці, маюць меншы ўзровень дэфектаў і лепш супрацьстаяць экстрэмальным тэмпературам. Дакументацыя на гэтым этапе афармляецца ў выглядзе тэхнічнага задання (ТТ), якое становіцца юрыдычна абавязковым дакументам паміж заказчыкам і распрацоўшчыкам.

Рэкамендацыя:Не марнуйце час на мадэляванне грузаў. Выкарыстоўвайце інструменты сістэмнага ўзроўню (SystemC) для мадэлявання алгарытмаў перад напісаннем кода RTL. Гэта дазволіць зэканоміць бюджэт на наступных этапах.

Этап 2: праектаванне RTL і лагічная праверка

Узровень перадачы рэгістра (RTL) - гэта ўзровень апісання абсталявання, дзе паводзіны сістэмы апісваюцца ў Verilog або VHDL. Гэта самы працаёмкі этап, які займае да 40% часу ўсяго праекта. Інжынеры пішуць код, які апісвае, як даныя перамяшчаюцца паміж рэгістрамі і пераўтвараюцца камбінацыйнай логікай.

Але напісанне кода - гэта толькі палова справы. Праверка патрабуе больш рэсурсаў, чым сама распрацоўка. Суадносіны інжынераў па праверцы і дызайнераў часта складаюць 3:1. чаму? Таму што знайсці памылку ў гатовым крэмніі без дарагога рэдызайну (рэвізіі канструкцыі) немагчыма. Мы выкарыстоўваем метадалогію UVM (Універсальная метадалогія праверкі) для стварэння тэставых асяроддзяў, якія ствараюць мільёны выпадковых сцэнарыяў працы мікрасхем.

Крытычны момант - праверка на адпаведнасць стандартам бяспекі. Калі ваш SoC прызначаны для аўтамабільнай прамысловасці, ён павінен адпавядаць стандарту ISO 26262 (узроўні ASIL). Для медыцынскага абсталявання - IEC 62304. Рэалізацыя гэтых стандартаў патрабуе дадатковай логікі самадыягностыкі (BIST - Built-In Self-Test), якая павялічвае плошчу чыпа на 5-10%, але з'яўляецца абавязковай умовай для сертыфікацыі.

Распаўсюджаная памылка пачаткоўцаў - ігнараванне паказчыкаў ахопу кода і функцыянальнага ахопу. Мы бачылі праекты, у якіх тэсты паказвалі 100% поспех, але пры першым запуску на апаратным забеспячэнні чып завісаў з-за рэдкай гонкі дадзеных, якая не была ахоплена тэстамі. Выкарыстоўвайце афіцыйную праверку для крытычных блокаў.

Этап 3: Сінтэз, размяшчэнне і маршрут (фізічны дызайн)

Пасля таго, як логіка была праверана, пачынаецца фізічнае праектаванне. Код RTL пераўтворыцца ў спіс злучэнняў варот (спіс варот) і затым змяшчаецца на крамянёвую падкладку. Тут разглядаюцца пытанні рассейвання цяпла, цэласнасці сігналу і цэласнасці магутнасці.

На гэтым этапе PPA гуляе ключавую ролю: Power (спажыванне энергіі), Performance (прадукцыйнасць), Area (плошча). Гэтыя тры параметры знаходзяцца ў жорсткай канкурэнцыі. Паляпшэнне аднаго амаль заўсёды робіць іншыя горш. Напрыклад, павышэнне тактавай частаты патрабуе павышэння напружання, што прыводзіць да рэзкага павелічэння цеплавыдзялення. Наша задача - знайсці баланс, які задавальняе спецыфікацыі.

Асаблівая ўвага надаецца гадзіннікавым дрэвам (Clock Tree Synthesis). Незбалансаванае размеркаванне тактавага сігналу прыводзіць да парушэнняў часу. Мы выкарыстоўваем складаныя алгарытмы, каб мінімізаваць перакос (розніцу ў часе паступлення сігналу) паміж рознымі часткамі чыпа. Таксама на гэтым этапе дадаюцца напаўняльнікі ячэек і канструкцыі калодзежных метчыкаў, якія адпавядаюць правілам ліцейнага вытворчасці.

Кошт ліцэнзій на САПР (інструменты EDA) для фізічнага праектавання надзвычай высокі. Выкарыстанне пірацкага праграмнага забеспячэння недапушчальна не толькі з-за юрыдычных рызык, але і з-за адсутнасці тэхнічнай падтрымкі і абноўленых бібліятэк працэсаў. Для праектаў з бюджэтам менш за 500 000 долараў часта больш разумна выкарыстоўваць воблачныя рашэнні або перадаць фізічны дызайн спецыялізаванай дызайнерскай фірме.

Этап 4: Падрыхтоўка да вытворчасці і выраб масак

Канчатковым вынікам фізічнага дызайну з'яўляюцца файлы GDSII. Гэта геаметрычнае апісанне ўсіх слаёў мікрасхемы. Гэтыя даныя адпраўляюцца на такія ліцейныя заводы, як TSMC, GlobalFoundries або SMIC. Пачынаецца этап Tape-out.

Самая затратная частка гэтага этапу - выраб фотамаскі (маскі). Кошт набору масак залежыць ад тэхналагічнага блока. Для працэсу 65 нм камплект можа каштаваць 50 000–80 000 долараў. За 28 нм – ужо $150 000–$300 000. Для прасунутага 7-нм цана перавышае 3-5 мільёнаў долараў. Вось чаму выбар адпрацаванай тэхналогіі працэсу часта з'яўляецца вырашальным фактарам рэнтабельнасці невялікіх партый.

Перад запускам у серыйную вытворчасць вырабляюцца прататыпы (Engineering Samples). Звычайна гэта партыя з 50-100 пласцін. Гэтыя мікрасхемы праходзяць строгія лабараторныя выпрабаванні. Мы правяраем іх на адпаведнасць тэмпературным дыяпазонам. Для прамысловага прымянення стандарт патрабуе працы ад -40°C да +85°C (ці нават +105°C). Для камерцыйных - ад 0°C да +70°C.

Важны нюанс: дагаворы з заводамі часта прадугледжваюць штрафныя санкцыі за змяненне тэхнічных характарыстык пасля Tape-out. Любая праўка, нават выпраўленне адной лагічнай памылкі, патрабуе вытворчасці новых масак. Таму тут літаральна працуе правіла «двойчы адмерай, адзін раз адрэж».

Этап 5: Тэставанне, упакоўка і сертыфікацыя

Аголены крышталь (плашка) бескарысны без корпуса. Корпус абараняе чып ад вільгаці, пылу і механічных пашкоджанняў, а таксама забяспечвае электрычныя кантакты з друкаванай платай. Выбар тыпу корпуса (BGA, QFN, LGA) уплывае на кошт канчатковага прадукту і эфектыўнасць адводу цяпла.

Тэставанне дзеліцца на два этапы: Wafer Sort (сарціроўка вафель) і Final Test (канчатковая праверка гатовай прадукцыі). На этапе сартавання пласцін кожная плашка на пласціне правяраецца зондам. Бракаваныя крышталі маркіруюць і ліквідуюць, каб не марнаваць грошы на іх упакоўку. Ураджайнасць (ураджайнасць) - крытычны параметр. Калі рэнтабельнасць складае 60%, то прапарцыйна павялічваецца кошт адной добрай фішкі.

Для выхаду на рынкі Расіі і ЕАЭС патрабуецца сертыфікацыя. Электронныя кампаненты павінны адпавядаць тэхнічным рэгламентам ТР ТС 004/2011 (Аб бяспецы нізкавольтнага абсталявання) і ТР ТС 020/2011 (Электрамагнітная сумяшчальнасць). Атрыманне сертыфіката адпаведнасці або дэкларацыі адпаведнасці патрабуе праходжання выпрабаванняў у акрэдытаваных лабараторыях. Без маркіроўкі EAC рэалізацыя прадукцыі ў РФ незаконная.

Таксама важна ўлічваць лагістыку. Дастаўка чыпсаў з Азіі зараз стварае рызыку затрымак. Мы рэкамендуем фарміраваць бяспечныя запасы на складах у краіне або ў дружалюбных юрысдыкцыях, каб пазбегнуць прыпынку вытворчай лініі ў канчатковага вытворцы.

Аналіз выдаткаў: з чаго складаецца кошт распрацоўкі SoC

Кошт праекта моцна адрозніваецца. Каб даць вам арыенцір, мы разбілі выдаткі на катэгорыі. Лічбы прыведзены для праекта сярэдняй складанасці (кантролер для IoT або прамысловай аўтаматызацыі) па тэхпрацэсе 40–65 нм.

У дадатак да выдаткаў на распрацоўку (NRE - Non-Recurring Engineering), існуе кошт адзінкі прадукцыі (кошт BOM). Яна ўключае ў сябе кошт пласціны, упакоўкі і тэставання. Пры накладзе ў 10 тысяч штук цана адной фішкі можа складаць 15–25 долараў. Пры накладзе ў 1 000 000 штук ён зніжаецца да 3–5 долараў. Такім чынам, разлік рэнтабельнасці інвестыцый (ROI) павінен грунтавацца на прагназуемым аб'ёме продажаў.

У сваёй працы мы часта прапануем кліентам модульны падыход. Замест таго, каб распрацоўваць поўны SoC з нуля, вы можаце выкарыстоўваць базавую плашку і дадаваць у яе ўласныя блокі. Гэта зніжае выдаткі на NRE на 30-40% і паскарае час выхаду на рынак на 3-4 месяцы.

Чаму варта заказваць распрацоўку ў Расіі і СНД

Ва ўмовах нестабільнасці глабальнай ланцужкі паставак лакалізацыя развіцця становіцца стратэгічнай перавагай. Расійскія інжынерныя бюро маюць моцную школу матэматычнага мадэлявання і алгарытмічнай аптымізацыі. Мы не проста «кадуем», мы аптымізуем архітэктуру для канкрэтных задач.

Праца з мясцовым падрадчыкам дае некалькі невідавочных пераваг:

• Прававая ахова інтэлектуальнай уласнасці.Усе правы на код RTL і GDSII застаюцца за кліентам. Праца вядзецца ў адпаведнасці з заканадаўствам РФ, што спрашчае дазвол спрэчак.
• Няма моўнага бар'ера і розніцы ў часе.Прамая сувязь з інжынерамі дазваляе хутка ўносіць карэктывы ў тэхнічныя характарыстыкі.
• Падтрымка імпартазамяшчэння.Распрацаваныя чыпы могуць быць уключаны ў рэестр расейскай прамысловай прадукцыі, што адкрывае доступ да дзяржаўных субсідый і льготных крэдытаў.
• Гнуткасць у аплаце.Магчымасць разлікаў у рублях зніжае валютныя рызыкі для кліента.

Наша кампанія спецыялізуецца на поўным цыкле распрацоўкі мікрасхем. Мы дапамагаем не толькі з тэхнічнай рэалізацыяй, але і з арганізацыяй вытворчасці на заводах-партнёрах у Азіі, забяспечваючы кантроль якасці на кожным этапе. Мы разумеем, што для бізнесу важны не проста працоўны чып, а прадказальная эканамічнасць праекта.

Аднак распрацоўка чыпаў - гэта толькі адзін бок медаля. Другая, не менш важная задача - забяспечыць надзейныя пастаўкі неабходных электронных кампанентаў для стварэння прататыпаў і серыйнай вытворчасці. Тут на дапамогу прыходзяць прафесійныя дыстрыб'ютары, напрыкладWuhan Xinhualong Technology LLC. Заснаваная ў 2009 годзе ў кітайскай «Аптычнай даліне» (Ухань), кампанія служыць ключавым звяном паміж сусветнымі вытворцамі інтэгральных схем і спажыўцамі ў электроннай прамысловасці.

Чаму інтэграцыя надзейнага пастаўшчыка важная на этапе праектавання? Бо ад выбару кампанентаў залежыць поспех усяго прылады. Wuhan Xinhualong Technology забяспечвае празрыстую і законную ланцужок паставак арыгінальных прадуктаў. Іх партфоліо ўключае крытычныя для сучасных праектаў высокатэхналагічныя рашэнні: ад аналагава-лічбавых пераўтваральнікаў серый LHA6961 і ZJC2000 да працэсараў архітэктуры Loongson 3 (CPU LS3D5000) і памяці LPDDR4. Наяўнасць такіх кампанентаў, як радыёчастотныя рашэнні R-FDM320R069 або кантролеры LS76928, дазваляе інжынерам будаваць сістэмы на аснове правераных якасных кампанентаў.

Галоўнай перавагай працы з такімі партнёрамі, як Wuhan Xinhualong Technology, з'яўляецца гарантыя сапраўднасці. Уся прадукцыя пастаўляецца выключна па афіцыйных каналах, што выключае рызыку выкарыстання падробак, якія могуць прывесці да катастрафічных наступстваў на этапе тэставання гатовай SoC. Акрамя таго, кампанія забяспечвае падтрымку ўласных інжынераў па прымяненні (FAE), якія могуць дапамагчы выбраць аптымальныя кампаненты на этапе праектавання з улікам патрабаванняў прамысловай аўтаматызацыі, тэлекамунікацый і энергіі. Такое спалучэнне ўласнага інжынернага вопыту і доступу да надзейнай базы кампанентаў праз надзейных дыстрыб'ютараў зводзіць да мінімуму рызыкі невыканання тэрмінаў і перавышэння бюджэту.

Часта задаюць пытанні

Колькі часу займае поўны цыкл распрацоўкі SoC?

Для чыпа сярэдняй складанасці па адпрацаваным тэхналагічным працэсе (40–65 нм) цыкл займае ад 9 да 14 месяцаў. З іх 3–4 месяцы траціцца на архітэктуру і RTL, 4–5 месяцаў на праверку і фізічны дызайн, 2–3 месяцы на выраб масак і першых узораў і 1–2 месяцы на тэставанне і адладку. Складаныя праекты 7-12 нм могуць заняць да 24 месяцаў.

Ці можна скараціць выдаткі на распрацоўку?

Так, асноўнымі спосабамі зніжэння выдаткаў з'яўляюцца: выкарыстанне адкрытых архітэктур (напрыклад, RISC-V замест ARM, што эканоміць ліцэнзіі), выбар больш сталага тэхпрацэсу (65 нм замест 28 нм), ухіленне лішніх функцый у першай версіі чыпа (падыход MVP) і паўторнае выкарыстанне правераных блокаў IP.

Што такое NRE і чаму гэта так дорага?

NRE (непаўторнае праектаванне) - гэта аднаразовыя інжынерныя выдаткі. Гэта і аплата працы высокакваліфікаваных спецыялістаў, і дарагія ліцэнзіі на праграмнае забеспячэнне, і выраб фотамаскі. Узоры дарагія, таму што яны патрабуюць літаграфічнага абсталявання коштам у сотні мільёнаў долараў. Аднак гэтыя выдаткі амартызуюцца (размяркоўваюцца) на ўвесь аб'ём вытворчасці.

Якія гарантыі вы даяце на прадукцыйнасць чыпа?

Мы гарантуем, што чып адпавядае зацверджанай спецыфікацыі (Spec). Перад перадачай дакументацыі ў вытворчасць праводзіцца поўная праверка і эмуляцыя на FPGA. Калі па віне распрацоўніка ў гатовым чыпе выяўленая памылка (лагічная памылка, не выяўленая падчас праверкі), мы нясем адказнасць у адпаведнасці з дагаворам і праводзім мадыфікацыю за свой кошт. Аднак мы не можам гарантаваць 100% выхад на фабрыцы, бо гэта залежыць ад тэхналагічнага працэсу фабрыкі.

Ці падыходзіць распрацоўка SoC для невялікіх партый (да 1000 штук)?

Як правіла, не. Высокія выдаткі на маску (NRE) робяць кошт адзінкі чыпа астранамічнай. Для партый да 5 000–10 000 штук больш эканамічна разумна выкарыстоўваць FPGA (праграмуемыя лагічныя інтэгральныя схемы) або стандартныя мікракантролеры. SoC акупляе сябе пры тыражах 50 000–100 000 адзінак у год.

Заключэнне

Распрацоўка SoC - гэта інвестыцыя ў доўгатэрміновую канкурэнтаздольнасць вашага прадукту. Правільна распрацаваны SoC зніжае выдаткі на прылады, павышае надзейнасць і абараняе вашу інтэлектуальную ўласнасць ад капіравання. Ключ да поспеху - дбайнае ранняе планаванне, выбар аптымальнай тэхналогіі працэсу і супрацоўніцтва з вопытнай камандай інжынераў.

Не дазваляйце высокім бар'ерам на ўваходзе вас спыніць. Сучасныя інструменты і метадалогіі робяць стварэнне ASIC даступным для больш шырокага кола кампаній. Пачніце з аўдыту вашай бягучай архітэктуры і падліку патэнцыйнай эканоміі пры пераходзе на карыстальніцкі SoC.

Калі вы гатовыя абмеркаваць тэхнічнае заданне або атрымаць папярэднюю ацэнку кошту вашага праекта, нашы спецыялісты гатовыя аказаць бясплатную кансультацыю. Мы дапаможам выбраць правільную стратэгію развіцця, мінімізаваць рызыкі і своечасова вывесці прадукт на рынак.

Паслугі па распрацоўцы мікрасхем і ASIC

Звяжыцеся з намі сёння